Implementação em Hardware de uma Rede Neural WISARD

Redes neurais artificiais (RNAs) possuem diversas aplicações, sendo indicadas, principalmente, para a resolução de problemas envolvendo reconhecimento de padrões e generalização. Entretanto, a maior parte de seus modelos envolve unidades de multiplicação, o que aumenta a complexidade de sua implementação em hardware. Motivados por esse problema, surgiram diversos estudos envolvendo redes neurais sem peso (RNSP). O modelo WISARD (Wilkie, Stonham, Aleksander Recognition Device) é uma RNSP baseada em RAMs (Random Access Memories) que, entre outras vantagens, possui um tempo relativamente curto de treinamento e uma estrutura lógica simples. No entanto, existem poucos resultados sobre a implementação em hardware desse modelo na literatura. Este trabalho envolve a descrição de uma rede WISARD parametrizada em VHDL (Very High Speed Integrated Circuits Hardware Description Language), síntese e desenho do layout na tecnologia AMS (AustriaMicroSystems) CMOS (Complementary Metal-Oxide-Semiconductor) 0,35 m, validação em FPGA (Field-programmable Gate Array) Cyclone II e o desenvolvimento de uma equação relacionando os parâmetros da rede e a área mínima gerada em ASIC (Application Specific Integrated Circuit). A frequência máxima de operação do circuito foi de 240 MHz segundo a simulação do layout (modelo típico) em ASIC e de 350 MHz na implementação em FPGA. O layout completo do ASIC ocupou uma área de 0,329 mm2, e a síntese para FPGA utilizou 288 células lógicas, das quais 196 possuíam registradores lógicos dedicados e 92 apenas LUTs (Look-up Tables). Os resultados da equação que estima a área gerada em ASIC apresentou uma correlação de 0,98 com os valores obtidos na síntese.

Palavras-chave em Inglês

Neural network
WISARD,
ASIC
CMOS
FPGA

Resumo em Inglês

Artificial neural networks (ANNs) have many applications and are mainly indicated to solve problems involving pattern recognition and generalization. However, most of its models involve multiplication units which increases the complexity of its implementation in hardware. Motivated by this problem, several studies involving weightless neural networks (WNN) have emerged. The WISARD (Wilkie, Stonham, Aleksander Recognition Device) model is a WNN based on RAMs (Random Access Memories) which, among other advantages, has a relatively short time of training and a simple logical structure. However, there are few results on hardware implementations of this model in the literature. This work involves the description of a parametrized WISARD network in VHDL (Very High Speed Integrated Circuits Hardware Description Language), synthesis and layout design in the AMS (AustriaMicroSystems) CMOS (Complementary Metal-Oxide-Semiconductor) 0.35 m technology, validation on a Cyclone II FPGA (Field-programmable Gate Array) and the development of an equation relating the parameters of the network and the minimum area generated in ASIC (Application Specific Integrated Circuit). The maximum frequency of operation of the circuit was 240 MHz according to ASIC layout simulations (typical model) and 350 MHz in the FPGA implementation. The complete ASIC layout occupied an area of 0.329 mm2, and the FPGA synthesis used 288 logical cells, of which 196 had dedicated logic registers and 92 only LUTs (Look-up Tables). The results of the equation that estimates the area generated in ASIC showed a correlation of 0.98 with the values obtained in the synthesis.

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Data de Publicação

2012-11-07

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